当前和未来的DRAM技术和微缩：EUVL, HKMG, 3D DRAM和材料（I）

最近，三星和SK海力士等主要DRAM厂商在DRAM 单元（cell）和外围集成方面采用了新的创新技术，包括EUVL和HKMG。最终，单元微缩是将来延长DRAM寿命的必要条件。随着DRAM单元规模的不断扩大，单元的运营利润率降低，这给大批量生产带来了挑战。此外，操作中的传感和单元干扰幅度仍然是一个困难的挑战。如何减小寄生电容，如何增大单元电容，如何减小漏电流是目前的问题。由于这些原因，EUVL, HKMG晶体管，BL空气间隔器和双工作功能栅极结构已被用于DRAM器件。目前3D DRAM和4F² DRAM架构正在开发中，它们将有可能成为进一步扩展DRAM微缩的选项。未来将需要更先进的新原型，而不是个位数技术节点的DRAM微缩。

对于DRAM技术的未来，目标是明确的。我们需要更高密度、更高带宽、更高速度、低功耗或低能耗的DRAM芯片和封装。历史上，为了抑制短通道效应和降低漏电流，DRAM单元晶体管从平面（planar）到RCAT，再到BCAT。一旦我们保持6F2 单元的设计和工艺集成，包括目前使用的BCAT单元结构，庞大的鞍鳍式有源，存储节点的着陆点和插头，BL气隙间隔，圆柱形或准圆柱形单面电容器，以及COB与AlO/ZrO/ hfo为基础的电容电介质，DRAM技术的扩展可能会受到限制。从DRAM单元D/R或主要DRAM厂商的技术节点趋势来看，D0b或D0c (8nm或7nm)可能是6F2 DRAM单元设计的最后一个节点。DRAM芯片制造商渴望通过开发更多创新技术、材料和方法来扩展这一点，例如栅极工作函数工程、HKMG、传感裕度和速度改进、row-hammer缩放、高k电容介电材料、高NA EUV工具等。之后，可能需要几种不同的方法和原型来实现更高密度、更高性能和更高速度的DRAM单元集成。

DRAM单元微缩

DRAM单元尺寸继续缩小，如图1所示。现在，所有的D1a或 D1α世代在商用DDR4、DDR5、LPDDR4X、LPDDR5和LPDDR5X应用中都很常见。D1b (D1β)和D1c (D1γ)单元尺寸将进一步缩小。每一代都采用了新的创新技术。如dual WF buried WL、Quasi-pillar单相电容结构集成、NbO介电层、凹槽通道BL S/A晶体管从D1x代开始被采用和应用。HKMG外围DRAM晶体管结构，EUV光刻，TiN-only WL栅极和3-MESH电容集成也是D1z或D1a DRAM的新采用。

图1：三星、SK海力士和美光的DRAM单元微缩趋势；30nm级D3x到D1a，以及D1b和D1c的预测

DRAM电容微缩

DRAM单元电容是其中一个需要考虑的重要关键词。TechInsights的反向工程和材料分析显示，三星、美光和SK海力士DRAM单元电容和高k介电层多层厚度趋势如图2所示。由于器件缩放，单元电容持续降低，D1a单元电容低于7 fF/ cell。高k介电层厚度也缩小到6或5nm。

图2：DRAM单元电容和高k介电层厚度趋势，包括预测的D1b和D1c。这是三星、SK海力士、美光等三大DRAM企业的平均数据。

电容器的工艺集成已经从圆柱形电容器转变为准圆柱形电容器或单相柱形电容器，例如SK海力士的D1y和D1z代和三星的D1z代，高k介电材料也发生了变化和优化，例如美光的D1y和D1z代。由于这些变化，SK海力士采用了凹槽通道S/A晶体管，以提高晶体管的可靠性。尽管制造商希望保持超过5 fF/cell，但从单元设计的物理限制来看，对于D1c一代，单元电容可能会进一步降低到小于5 fF/cell。如何保持或增加DRAM单位电容？为此应开发和应用更可靠、均匀、超薄的高k介电层沉积工具，包括更宽的带隙材料(STO等)和multi-mesh柱式电容器集成。(待续)